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실험목적

이론적 배경

예비 점검

시뮬레이션

실험목적

1. 회로내 임의의 접합점에서의 유입전류의 합과 유출전류 사이의 관계를 구한다.
2. (1)에서 얻어진 관계를 실험적으로 입증한다.


이론적 배경

병렬저항을 포함하는 회로의 총 전류 IT는 각 병렬가지에 흐르는 전류의 합과 같다는 것을 확인하였다. 키르히호프 전류법칙은 다음과 같이 정의된다. “회로 내 임의의 접합점에 유입되는 전류는 그 접합점에서의 유출전류와 같다.” 그리고 병렬 회로망에 걸리는 전압은 옴의 법칙을 이용하여 구할 수 있다. VAB = I₁x R₁= I₂x R₂= I₃x R₃이다. 병렬 회로망은 등가저항 RT로 대체될 수 있으며, 이 경우 VAB = IT x RT가 된다. 회로에 적용된 키르히호프 전류법칙을 식으로 나타내자면 IT = I₁+ I₂+ I₃로 나타낼 수 있다. 키르히호프 전류법칙을 다르게 표현한다면 다음과 같다. “한 접합점에서 유입전류와 유출전류의 대수적 합은 0이다.” 루프내의 전압극성에 대한 규칙이 필요했던 것처럼 접합점에서의 전류에 대한 규칙이 필요하다. 한 접합점으로의 유입전류를 양(+)으로, 그리고 유출전류를 음(-)으로 할 때, 한 접합점에서의 유입전류와 유출전류의 대수 합이 0 이다.

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